日韩国产欧美精品一区二区三区,亚洲男女自偷自拍图片另类,亚洲欧美久久久,亚洲国产成人一区

曙海教育集團論壇 → FPGA專區 → FPGA高級 → Altera FPGA/CPLD設計－高級篇

下一主題 >> << 上一主題

共有8560人關注過本帖樹形打印主題：Altera FPGA/CPLD設計－高級篇

美女呀，離線，留言給我吧！

wangxinxin

小大 1樓 個性首頁 | 博客 | 信息 | 搜索 | 郵箱 | 主頁 | UC

等級：青蜂俠帖子：1393 積分：14038 威望：0 精華：0 注冊：2010-11-12 11:08:23

Altera FPGA/CPLD設計－高級篇 發帖心情

發帖心情

Post By：2010-11-20 8:59:04

以下內容含腳本,或可能導致頁面不正常的代碼
<font color="#333333">首先高級篇<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%CC%D6%C2%DB">討論</span>第二章《第2章 Altera<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%C6%F7%BC%FE">器件</span>高級特性與<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%D3%A6%D3%C3">應用</span>》 </font> 可編程邏輯器件，尤其是高性能、大容量的FPGA，正逐漸成為<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%CF%B5%CD%B3">系統</span>中的核心組成部分，因此<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%B9%A4%B3%CC%CA%A6">工程師</span>們對其<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%B9%A6%C4%DC">功能</span>和性能的要求也在逐步增加。為了適應這種發展趨勢，Altera在對傳統的邏輯單元結構進行改進的同時，也逐漸在其FPGA中增加了越來越多的專用<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%B5%E7%C2%B7">電路</span>，用來實現復雜的功能，實現高速的<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%BD%D3%BF%DA">接口</span>和互連，使得FPGA看起來就像一個可編程的片上系統（SOPC）。理解和掌握這些專用電路的<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%D4%AD%C0%ED">原理</span>和用法，對<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%C9%E8%BC%C6">設計</span>工程師來說非常重要。因為，在一些高速的設計中，如DDR SDRAM<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%BF%D8%D6%C6%C6%F7">控制器</span>和LVDS高速接口，純粹依靠傳統的邏輯電路難以達到理想的性能要求，這時就必須依賴FPGA內部的專用<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%D3%B2%BC%FE">硬件</span>電路來輔助實現高性能的設計。這一點也使得設計與器件更加相關（Device Dependent），有人認為這會在一定程度上影響設計的可移植性，但是目前這的確是一個發展趨勢。在本章內容中，我們將逐一介紹Altera器件中的一些專用電路以及它們的用法，希望能夠對讀者有幫助。本章主要內容如下： •<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%CA%B1%D6%D3">時鐘</span>管理； •片內存儲器； •<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%CA%FD%D7%D6">數字</span><span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%D0%C5%BA%C5">信號</span>處理； •片外高速存儲器； •高速差分接口和DPA； •高速串行收發器。 2.1 時鐘管理這一節給出的是Altera Timing的基本概念一、時鐘偏斜（Skew）和抖動（Jitter）時鐘偏斜（Skew）是指在時鐘分配系統中到達各個時鐘末端（器件內部觸發器的時鐘輸入端）的時鐘相位不一致的現象，如圖2-1所示。時鐘偏斜主要由兩個因素造成：一是時鐘源之間的偏差，例如同一個PLL所<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%CA%E4%B3%F6">輸出</span>的不同的時鐘信號之間的偏斜；另一個是時鐘分配<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%CD%F8%C2%E7">網絡</span>的偏斜。時鐘偏斜是永遠存在的，但是其大到一定程度，就會嚴重影響設計的時序，因此需要用戶在設計中盡量減小其影響。 <img src="http://bbs.eccn.com/pic/2005126134716.gif" align="left"/> 時鐘抖動是指時鐘邊沿的輸出位置和理想情況存在一定的誤差，如圖2-2所示為抖動的示意圖。抖動一般可以分為確定性抖動和隨機抖動：確定性抖動一般比較大，而且可以追蹤到特定的來源，如信號噪聲、串擾、<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%B5%E7%D4%B4">電源</span>系統和其他類似的來源；隨機抖動一般是由環境內的因素造成的，如熱干擾和輻射等，而且往往難以追蹤 <img src="http://bbs.eccn.com/pic/2005126134830.gif" align="left"/>
說明：上面顯示的是代碼內容。您可以先檢查過代碼沒問題，或修改之后再運行.

支持(0) 中立(0) 反對(0) 單帖管理 | 引用 | 回復

回到頂部

下一主題 >> << 上一主題

返回版面帖子列表 Altera FPGA/CPLD設計－高級篇

RSS2.0　　Xhtml無圖版　　 Xslt無圖版 Copyright © 2000 - 2009 曙海教育集團 Powered By 曙海教育集團 Version 2.2
頁面執行時間 0.03125 秒, 3 次數據查詢

主站蜘蛛池模板：灵台县| 丰都县| 葫芦岛市| 衡水市| 老河口市| 萝北县| 贡嘎县| 家居| 临泽县| 黄平县| 治县。| 康乐县| 宾川县| 康马县| 读书| 牙克石市| 清镇市| 泾源县| 怀集县| 乐陵市| 马鞍山市| 合江县| 米易县| 辽阳县| 太湖县| 定州市| 元阳县| 黑山县| 漯河市| 平山县| 马公市| 象山县| 邮箱| 沐川县| 南木林县| 安岳县| 咸丰县| 册亨县| 永州市| 怀柔区| 皋兰县|